En poursuivant votre navigation sur ce site, vous acceptez l'utilisation de cookies permettant notamment de mesurer l’audience du site internet et de vous offrir un meilleur service. En savoir plus

Langage VHDL avancé - R4626

Objectifs

  • Optimiser le code en fonction du résultat recherché
  • Paramétrer les options de compilation et les contraintes
  • Gérer la hiérarchie pour une meilleure utilisation

Programme

Introduction au langage VHDL

  • Le VHDL comme langage de description d’une application numérique
  • La portabilité des descriptions VHDL
  • Conception de haut niveau, description comportementale de l’application

Structure d’une description VHDL

  • Entité et architecture
  • Description comportementale et structurelle
  • Description comportementale à l’aide d’instructions séquentielles
  • Description comportementale sous forme de flow de données
  • Description structurelle
  • Configuration de l’entité à synthétiser

Les instructions concurrentes et séquentielles

  • Nécessité d’utiliser des instructions concurrentes
  • Les instructions d’affectation correspondant à une équation booléenne
  • Les instructions conditionnelles du type « When else »
  • Les instructions conditionnelles du type « With select when »

Les cartes de process

  • Les process
  • Les instructions » if, then, else,»
  • Les boucles « for loop »
  • L’instruction « case is »
  • Les vecteurs de signaux
  • La déclaration « généric »

Les fonctions et procédures

  • Rôle, principe et fonctionnement
  • Déclaration des fonctions et procédures

Les types prédéfinis ou non, surcharge des opérateurs, fonction de résolution

  • Les types prédéfinis et les opérateurs associés
  • Type énumération
  • Type tableau
  • Type enregistrement
  • Définitions de types et surcharge des opérateurs
  • Fonction de résolution d’un type
  • Le package « IEEE standard logic 1164 »

Les attributs

  • Présentation des attributs et rôles
  • Définition d’un attribut

Synthèse d’une description VHDL

  • Fonctions combinatoires
  • Fonctions séquentielles
  • Synthèse des diagrammes d’états

Informations

Pôle : Systèmes numériques

Groupe : Electronique numérique

Durée : 3 jours

Tarif : Nous consulter

Dates : du 3 au 5 déc. 2018

Contacts

Valérie VOLEAU
06 85 70 62 67
%76%2e%76%6f%6c%65%61%75%40%61%66%70%69%73%6f%2e%63%6f%6d

 

Agnès VEDRENNE
06 81 65 35 43
%61%2e%76%65%64%72%65%6e%6e%65%40%61%66%70%69%73%6f%2e%63%6f%6d